Delta-Sigma, Δ-Σ

델타-시그마(Delta-Sigma) 방식은 현대 디지털 오디오의 AD 컨버터(ADC) 및 DA 컨버터(DAC) 설계에서 가장 널리 쓰이는 표준 아키텍처이다. 과거 아날로그 부품의 물리적 정밀도에 의존하던 멀티비트(R-2R Ladder) 방식의 한계를 극복하기 위해 고안되었으며, “비트(Bit) 수의 정밀도를 낮추는 대신, 샘플링 레이트(Hz)의 속도를 극단적으로 올리는” 패러다임의 기술이다.

현대 프로 오디오 장비의 24-bit / 96kHz, 192kHz 네이티브 고해상도 지원과 내부 오버샘플링 엔진은 대부분 델타-시그마 메커니즘을 기반으로 작동한다.

델타-시그마 컨버터는 다음의 세 가지 핵심 기술이 유기적으로 맞물려 작동한다.

나이키스트 정리에 따른 기본 샘플 레이트(예: 48kHz, 96kHz)의 스펙을 그대로 쓰지 않고, 컨버터 칩 내부에서 기본 주파수의 64배에서 128배 이상(수 MHz ~ 수십 MHz 단위)으로 부풀려 초고속 샘플링을 수행한다.

• 목적: 가청 주파수 대역(20Hz ~ 20kHz)과 나이키스트 주파수 장벽 사이의 거리를 광활하게 벌려, 아날로그 안티에일리어싱 필터(LPF)를 매우 완만하고 부드럽게 설계할 수 있도록 유도한다. 이로 인해 아날로그 필터 특유의 위상 왜곡 발생 구간이 가청 대역 밖(MHz 영역)으로 완전히 밀려나므로, 가청 대역 내에서는 완벽하게 평탄한 위상 특성을 확보하게 된다.

샘플링 속도가 극단적으로 빨라지면 인접한 샘플 간의 신호 크기 변화량이 극도로 미세해진다. 이 특성을 이용해 입력된 신호의 절대적인 크기를 매번 측정하는 대신, 이전 샘플과의 차이(Delta, Δ)를 구한 뒤 이를 누적 적분(Sigma, Σ)하는 방식을 취한다.

• 이 과정을 통해 24비트의 무거운 데이터를 고작 1비트(소리가 커졌으면 1, 작아졌으면 0) 또는 3~5비트 수준의 초고속 디지털 스트림으로 단순화한다. 정밀 저항 소자 없이 오직 타이밍 제어만으로 연산이 가능해진다.

비트 수를 극단적으로 낮추면 엄청난 양의 양자화 노이즈가 발생한다. 델타-시그마 회로는 내부에 미드-밴드 피드백 루프 필터를 두어 이 노이즈를 제어한다.

• 메커니즘: 오버샘플링을 통해 전체 노이즈 총량을 초고주파 대역까지 얇고 넓게 펴바른 뒤, 노이즈 셰이핑 기술을 통해 가청 대역(20kHz 이하)에 잔존하는 양자화 노이즈를 인간이 절대 들을 수 없는 초고주파 대역(MHz 영역)으로 강제로 밀어 올려 버린다. 이로 인해 가청 대역 내의 신호 대 잡음비(SNR)가 극적으로 향상된다.

[아날로그 신호 입력] 
       ↓
[완만한 아날로그 LPF] (에일리어싱 방지, 위상 왜곡 없음)
       ↓
[128배 오버샘플링] (MHz 단위로 클럭 뻥튀기)
       ↓
[Δ-Σ 모듈레이터] (차이값 적분 및 노이즈 셰이핑 적용 -> 초고속 1-bit화)
       ↓
[디지털 데시메이션 필터] (1-bit 스트림을 수학적으로 묶어 24-bit/96kHz PCM으로 다운샘플링)
       ↓
[DAW 저장 및 레코딩]

[DAW 내부 PCM 신호] (24-bit / 96kHz)
       ↓
[디지털 보간 필터] (128배 오버샘플링 연산 및 가상 샘플 생성)
       ↓
[디지털 Δ-Σ 모듈레이터] (노이즈 셰이핑 적용 -> 1-bit 혹은 멀티비트 로우 스트림 변환)
       ↓
[단순 아날로그 스위치] (0과 1의 신호를 고속 전류/전압으로 변환)
       ↓
[완만한 아날로그 LPF] (초고주파 대역으로 밀려난 양자화 노이즈 찌꺼기 여과)
       ↓
[최종 아날로그 원음 출력]

• 압도적인 선형성(Linearity): 소리 크기가 극도로 작은 소신호 입력 시에도 하드웨어 편차에 의한 왜곡이 발생하지 않아 고안정성의 선형성을 유지한다.
• 경이로운 다이나믹 레인지: 노이즈 셰이핑 기술 덕분에 가청 대역 내의 노이즈 플로어를 아날로그 장비의 한계치 이하로 낮출 수 있어, 현대 기술로 120dB ~ 130dB 이상의 다이나믹 레인지(SNR) 구현이 가능하다.
• 비용 효율성 및 소형화: 초정밀 아날로그 소자를 배치하는 것보다 반도체의 공정(디지털 고속 클럭 연산 로직)으로 해결하므로, 칩의 대량 생산 단가가 저렴하고 소형화에 유리하다.

• 디지털 필터 레이턴시 (Group Delay): 오버샘플링된 초고속 데이터를 다시 정밀한 PCM 데이터로 복원하거나 보간하는 과정에서 FIR필터 연산이 강제된다. 앞뒤 샘플 버퍼를 모아서 수학적 계산을 해야 하므로, 컨버터 하드웨어 자체 레벨에서 수십 샘플 수준의 물리적 지연이 필연적으로 발생한다.¹⁾
• 고주파 노이즈 과부하 위험: 가청 대역 밖인 MHz 대역에는 노이즈 셰이핑으로 밀려난 막대한 양의 고주파 노이즈가 상존하므로, 후단 아날로그 회로(스루레이 스펙 등)가 부실할 경우 이 고주파 노이즈가 가청 대역의 상호변조 왜곡(IMD)을 유발할 여지가 있다.